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【verilog】定数記述の問題点
verilogではdefine、parameter、localparamによって定数を記述することができます。

<defineの問題点>
define記述はCでも問題がありますが、
verilogの場合は少し事情が異なります。

例えば、
gcc a.c b.c c.c
と入力するとa.outが出力されますが、
a.cで行ったdefine記述がb.c, c.cに影響を与えることはないです。

しかし、
verilog a.v b.v c.v
とした場合には、
a.vのdefine記述がb.v, c.vに影響を与えることを最近知りました。

なので、verilogのdefineはCのdefineよりも危険だということを
念頭においてdefineを使用するべきでしょう。
他の人のRTLを見た場合、defineはグローバルな定数で使っているか
ローカル定数の場合は難読化(わざと名前を長くする等)させているように
思いました。

<parameterの問題点>
バス幅の定義に使えない

<localparamの問題点>
バス幅の定義に使えない
シミュレータによっては使えない
(Verilog-95のキーワードでないため)

verilogの場合、定数はハードコーディングするのが正解の場合が
あるのでしょう。残念です。


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by tempurature | 2015-03-29 05:31 | verilog
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